Investigation du registre à décalage synchrone sur le JK-bascule

Attention: étudiants !!! Dans la synthèse de TU tables d'états internes au sein de l'erreur a été détectée - deux champs étaient rempli de manière incorrecte! Je vous conseille de plonger dans tout vous-même et de résoudre tous conséquences (en raison peuvent changer l'équation et le diagramme inscrivez-vous). Je ai tout simplement trop paresseux pour fixer parce travailler encore passé J

nbsp;

Contenu:


La tâche des cours conception ...................................................... page 2

Design synchrone registre à décalage sur le ..str.3 JK-bascule ............

Synthèse dispositif de déclenchement ............................................................ .str.8

JOB

Dans la conception du cours par discipliner »les systèmes d'organisation et informatiques»

Concevoir un circuit ASIC qui assure la fonction registre à décalage de huit synchrone sur le JK flip-flop.

Synthétiser le dispositif de déclenchement conformément aux type sélectionné de déclenchement.

1.Proektirovanie synchrone registre à décalage sur le JK-bascule

Sélectionnez le type de registre exécutable opération en utilisant les signaux, le nombre de qui contrôle déterminé par la formule y =] logK [ Où K - le nombre d'opérations effectuées

.

Dans ce cas, vous devez vous assurer que le deux opérations:

- nbsp; nbsp; décalage à gauche de 3 décharger

- nbsp; nbsp; décalage à droite 3 chiffres

Par conséquent, un seul signal de commande y.

Pour chaque du registre 8 bits doivent être conçus un déclencheur.

Description de tous les registres peut être réduite à la description du comportement une i-ème bit de ce registre à la suite de la régularité de sa structure. Le statut de cette catégorie dans le moment ultérieur temps est complètement déterminée par les bits d'état i-3 et i + 3 et la valeur du signal de commande y.

Lorsque y=1 est satisfaite déplacement vers la gauche i-3, et à y=0 décalage à droite i + 3.

i + 3

Nbsp;

i + 2

Nbsp;

i + 1

Nbsp;

i

Nbsp;

i-1

Nbsp;

i-2

Nbsp;

i-3

Nbsp;

Le comportement de i-ème chiffres registre est généralement représentée comme une table dans la partie gauche de ce qui sont tous les états possibles des signaux qui affectent le comportement du i-ème chiffres, et le côté droit - l'état de l'i-ème décharger après l'opération de changement de vitesse et le type de transition, qui dans ce cas doivent porter signal de sortie bit de i-ème.

Légende de types possibles de transitions variable Q i sont présentés Tableau 1:

valeur au moment temps t valeur au moment temps t + 1 Type de transition Symbole transition JQI 0 0 0 - Gt; 0 0 0 1 0 - Gt; 1 un 1 0 1 - Gt; 0 b 1 1 1 - Gt; 1 1

Le comportement de i-ème chiffres représenté sous la forme du tableau 2:

Les temps

Le type de transition

JQI

t t + 1 y

Q i-3

Q i

1 - 5 | avant

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